IBMは6月25日、0.7ナノメートル（nm）世代に相当する世界初のサブ1nmチップ技術を発表した。新たに開発した「ナノスタック（NanoStack）」アーキテクチャを採用することで、従来の微細化限界を突破し、原子スケールに近い半導体技術への道筋を示した。
今回の発表で注目されるのは、IBMが2021年に披露した2nmチップをさらに上回る集積度を実現した点だ。爪ほどのサイズのチップ上に約1000億個のトランジスタを搭載し、2nm世代比で約2倍の密度を達成したという。
IBMによれば、新技術は最大50％の性能向上、または最大70％の消費電力削減を実現できる可能性がある。さらにSRAM密度も約40％向上するとしており、生成AIや高性能クラウド基盤など、大規模なデータ処理を必要とするワークロードへの適用が期待されている。
3次元積層で“原子スケール”へ
技術的な中核となるのが、「ナノスタック」と呼ばれる新しいトランジスタ構造だ。これは、従来のナノシート技術を発展させた3次元積層型アーキテクチャであり、トランジスタを垂直方向に積み重ねながら、水平方向にもずらして配置する。
IBMのシリコン技術研究開発担当副社長フーミン・ブー（Hueming Bu）氏は、「業界で初めて、トランジスタを垂直方向に積層し、ずらして配置することが可能になった」と説明する。
この構造では、各層ごとに異なる材料を利用できるため、性能と電力効率を個別に最適化できる点も特徴だ。IBMは超薄膜誘電体接合やデュアルチャネル設計など複数の要素技術を組み合わせることで、実際に動作するCMOSインバータの実証にも成功している。
AI時代の半導体競争を加速
今回の成果は、生成AI時代における半導体競争を象徴するものでもある。
IBM Researchディレクター兼IBMフェローのジェイ・ガンベッタ（Jay Gambetta）氏は、「この40％のSRAM密度向上は、高帯域幅かつ高効率を求めるAIワークフローの産業化につながる」と述べている。
実際、AIモデルの巨大化に伴い、半導体業界では演算性能だけでなく、メモリ帯域や電力効率の改善が重要課題となっている。IBMの新技術は、そうしたボトルネックを解消する次世代アーキテクチャとして位置付けられる。
また、IBMはこの技術を「オングストローム時代」の入り口とも表現する。1オングストローム（Å）は0.1nmに相当し、シリコン原子の直径がおよそ2Åであることを踏まえると、今回の0.7nm技術は原子スケールそのものに近づいていることになる。
High NA EUV導入で量産視野
IBMはニューヨーク州アルバニーの研究施設で、ASMLのHigh NA EUV露光装置を活用した次世代製造技術の研究も進めている。Lam Research、東京エレクトロン、SCREENセミコンダクターソリューションズなどのパートナー企業と連携し、新たな製造プロセスの確立を目指す。
IBMは、ナノスタック技術を活用したサブ1nm世代チップについて、「早ければ5年以内の実用化が可能」と見込んでいる。
ムーアの法則の限界が叫ばれて久しい中、IBMの今回の発表は、半導体の進化がなお継続可能であることを示す重要なマイルストーンになりそうだ。
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